数字逻辑 资源专区

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Verilog 4位带符号加法器/减法器设计与验证

应用背景写一个Verilog描述签署4位加法器/减法器。该模块fi定义是：模块add4（cout，总和，A，B，CIN，复位，时钟，添加）输入[3:0] A，B；输入CIN，复位，时

Verilog 加法器 减法器

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芯片设计描述示例

第78例到第89例是一个芯片完整描述的各个部分,但是 它们的源描述所使用的包的源描述超过了演示版限制的300行, 目前不能进行编译与模拟, 如果

芯片设计 硬件描述语言 集成电路

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基于状态机的Verilog交通灯控制器

这程序是利用状态机来控制交通灯verilog码-This procedure is the use of state machine to control the traffic

Verilog 状态机 交通灯

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FIFO设计资料合集

关于FIFO的一些设计资料，共享！欢迎更多的资料共享！-FIFO on the design of some information sharing! Welcome more i

FIFO 数字逻辑 硬件设计

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Verilog计分器FPGA实现

应用背景scoredown代码包含2个模块和测试模块1 Verilog。这是一个代码写入FPGA实现。输入按钮和开关，输出LED。 ；关键技术本文采用Verilog编码来实现电路的

Verilog FPGA 计分器

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基于 ModelSim6 的简单编码程序

A program for a simple encoder using ModelSim6

编码器 ModelSim 数字逻辑

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基于Max+plus II的FPGA拔河游戏机实现

使用max_plus2在FPGA下实现拔河游戏机的功能，原创-FPGA use in max_plus2 game of tug-of-war under the function

FPGA Max+plus II 拔河游戏

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ModelSim6 简单解码程序

A program for a simple decoder using ModelSim6

ModelSim6 解码器 数字逻辑

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单周期CPU设计与仿真

根据计算机原理与设计进行设计，完整的单周期cpu，已经仿真完成

单周期CPU 计算机组成 数字逻辑

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Quartus 4位ROM源码

4 bit ROM for Quartus

Quartus ROM FPGA

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Quartus比较器

Comparator for Quartus

Quartus 比较器 FPGA

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VHDL除法器实现源码

除法器,可以很好的实现VHDL除法器的功能对于初学者有很大帮助. -Divider can be very good VHDL divider realize the func

VHDL 除法器 数字逻辑

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