数字逻辑 资源专区

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基于VHDL的算术逻辑单元ALU设计与实现源码

ALU using VHDL project

VHDL ALU FPGA

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FPGA浮点加法器设计说明

介绍关于FPGA的浮点加法器运算单元设计-Information on floating-point FPGA-adder cell design computing

FPGA 浮点加法器 硬件设计

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基于VHDL的四层电梯系统设计

应用背景基于VHDL实现四层电梯的运动，实现电梯的正常运转关键技术VHDL，状态机，编译码器，触发器，比较器。

VHDL 电梯系统 状态机

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基于CPLD的3-8译码器数码管显示程序

基于CPLD的38译码器程序设计，使用VHDL语言编程，38译码器显示在数码管上。

CPLD VHDL 3-8译码器

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基于CPLD的VHDL交通信号灯倒计时系统

基于CPLD的交通信号灯的实现，使用VHDL语言，使用不同颜色的二极管分别代表红黄绿三种信号灯。在数码管上可以分别显示倒计时。

CPLD VHDL 交通信号灯

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基于CPLD的8x8点阵动态显示字母VHDL程序

基于CPLD的实现控制8x8点阵动态显示字母的程序，使用VHDL语言，通过调节分频系数可以实现点阵的变换速度，通过改变不同的状态可以让点阵显示不同的图案。

CPLD VHDL 点阵显示

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基于VHDL的数字逻辑电子表实现

这是一个数字逻辑课程的电子表的实现，利用VHDL语言实现，初学者可以完全掌握，很有帮助。

VHDL 数字逻辑 电子表

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基于硬件描述语言的交通灯程序

这是一个用硬件描述语言来设计的交通灯程序，和实用，很经济。-This is a hardware description language used to design the t

硬件描述语言 交通灯 FPGA

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Verilog两位数0-99升降计数器

这是一个0上下计数器的设计是为了在FPGA显示一七段显示的数字代码。这里的二七段已被编程代码中以这样的方式，他们可以显示0-99的数字。UD控制信号用于控制是否反会上升或下降取决于

Verilog 计数器 FPGA

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FPGA实现5x5位符号乘法器

应用背景符号乘法器实现5x5位乘法。这是一种类型的顺序执行独特的强烈计算。关键技术这是一种顺序 ；执行独特的强烈的符号计算…… ； ；乘数 ；实现了5位乘法…

FPGA 符号乘法器 5x5位乘法

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基于Verilog HDL的FPGA全加器实现

用Verilog HDL实现一个全加器,全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本

FPGA Verilog 全加器

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分频计数器（除以3）

频率除以 3 的计数器。用于筛选器图形。所需的频率获取除以 3。

分频计数器 数字电路 时钟分频

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