Verilog 资源专区

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Verilog HDL时序教程与代码

(A good set of learning information for Verilog timing chapter, with source code and engin

Verilog HDL 时序

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FPGA Verilog Xilinx Siga-S16 初学者教学资源

应用背景上传的是Verilog  FPD版教学！本人还会陆续的上传Xilinx 开发板能用到的部分程序，对于初学FPGA的朋友可以进来看一下！！关键技术主要是针对初学FPGA朋友上

FPGA Verilog Xilinx

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基于Verilog的RS232串口通信控制器

应用背景这是通过Verilog硬件描述语言，在XILINX 公司的KINTEX-7系列的FPGA上实现的RS232串口通讯的功能。经过本人亲自验证，完全可以实现通讯的功能。关键技术

Verilog RS232 FPGA

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FPGA Nexys3 七段显示器状态机

此代码是一个状态机（西班牙）对FPGA nexys3 7段显示器显示一个4个字母。该代码是verilog语言进行

FPGA Verilog 状态机

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Verilog两位数0-99升降计数器

这是一个0上下计数器的设计是为了在FPGA显示一七段显示的数字代码。这里的二七段已被编程代码中以这样的方式，他们可以显示0-99的数字。UD控制信号用于控制是否反会上升或下降取决于

Verilog 计数器 FPGA

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基于Verilog HDL的FPGA全加器实现

用Verilog HDL实现一个全加器,全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本

FPGA Verilog 全加器

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Verilog PWM波实现与LED驱动

利用实现verilog语言实现，pwm波的实现通过观察led灯的来实现，文件内附testbench文件

Verilog PWM LED

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TMP121温度传感器Verilog控制代码

温度传感器TMP121控制代码——Verilog产品验证过

Verilog TMP121 温度传感器

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基于Altera DE2-115的VGA图像显示Verilog代码

应用背景它是电路描述Verilog读取存储的图像在RGB格式从快闪记忆体，Altera de2-115板，FSM，读取并显示每个像素的VGA端口，它可以被用来作为一个图像加速器，或

Verilog FPGA VGA

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基于FPGA的实时时钟IP核

应用背景Project: A Wishbone Controlled Real--time Clock Core Purpose: Implement a real time cl

FPGA 实时时钟 Verilog

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Verilog七段数码管显示控制器

基于xilinx公司的basys3做的项目，利用一个拨码开关控制,开关状态分别正序倒序显示1234

Verilog FPGA 七段数码管

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基于Verilog的DES数据加密标准实现

用VERILOG语言实现的数据加密标准代码,在QUARTUS5.1上仿真过-Using Verilog language code of the Data Encryption S

Verilog DES 数据加密

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