数字电路 资源专区

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向上和向下计数器的多种编码机制解析

我重视基本的向上和向下计数器。这不是基本up_down counter.this编码方法不同有关。

数字电路 计数器 编码机制

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基于VHDL的半加器逻辑电路仿真源码资源说明

一种半加器的算法，是基于VHDL软件仿真。请大家下载参考！-A full-adder algorithm is based on the VHDL software emulati

VHDL 半加器 数字电路

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基于VHDL的半加器与全加器逻辑仿真源码

一种学习用的小程序，主要用与VHDL仿真的全加器的一段代码！大家可以下载进行修改于仿写-A learning to use a small program, mainly used

VHDL 全加器 数字电路

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Verilog 16位高精度除法器算法程序说明

Verilog 下 16位除法算法程序，高精度，固定17个时钟周期-Verilog under 16 division algorithm procedures, high-pre

Verilog 除法器 数字电路

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VHDL状态机设计实例

VHDL 状态机的设计实例 ,不错的,对于搞清楚状态机是很有用的.-VHDL state machine design examples, good for the state m

VHDL 状态机 数字电路

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Verilog实现PWM波形设计资源说明

verilogPWM波的设计，属于数字电子技术实验入门的资料

Verilog PWM 数字电路

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Verilog计数器源码资源说明

verilog计数器，属于数字电子技术实验入门的资料。

Verilog 计数器 数字电路

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Verilog比较器设计资源说明

VERILOG比较器设计，属于数字电子技术实验入门的资料。

Verilog 数字电路 比较器

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寄存器应用与硬件描述语言程序资源说明

这个程序可以用作寄存器的使用，硬件描述语言编写-This procedure can be used to register the use of hardware descrip

寄存器 硬件描述语言 数字电路

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基于FPGA的50MHz时钟分频四位可逆计数器设计方案

4位可逆计数器：将50MHz的时钟进行 分频后的结果作为时钟控制，根据输入进行条件判断，再通过设置一个四位的向量将结果输出，利用数码管显示在实验板上-CNTR 4: will be

FPGA 可逆计数器 时钟分频

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基于Quartus的高精度逻辑分析仪设计与应用

资源描述基于EP1C3T144，DIY 逻辑分析仪。精度定位在100MHz。4 路的信号捕获输入通道。

逻辑分析仪 FPGA Quartus

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VHDL非整数分频器实现

本程序是用VHDL语言，非整数分频的一个实现， fenpin.vhd为主程序-this procedure is used VHDL, non-integer frequency

VHDL 非整数分频 数字电路

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