数字电路 资源专区

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北邮数字电路实验代码：Quartus II 原理图设计与实现

实验一：QuartusⅡ原理图输入法设计与实现一：实验要求    ①：用逻辑门设计实现一个半加器，仿真验证其功能，并生成新         的半加器图形模块单元。    ②：用实验

数字电路 Quartus II 原理图设计

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8位ALU模块：简易CPU设计入门资源

alu8bit.Usefull in design simple CPU(for beginner)

ALU CPU 数字电路

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32位数字移位器Verilog源码资源说明

应用背景32 位数字移位器，可用于乘法器的实现关键技术32位数字移位器，采用查招标的方式，基于FPGA和Verilog语言

Verilog FPGA 数字电路

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VHDL与Verilog HDL语言技术资源说明

VHDL、Verilog HDL语言，是华为公司的技术指导书，希望对你有所帮助-VHDL、Verilog HDL

硬件描述语言 VHDL Verilog

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Verilog实用分频器源代码资源说明

用verilog写的各种实用的分频器，很好的参考例子。-Using Verilog to write a variety of practical divider, a good

Verilog 分频器 数字电路

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Verilog HDL LED控制范例程序资源说明

用verilog hdl 硬件描述语言写的一个范例程序，led的，扩展性极强，欢迎大家下载使用。-Verilog hdl using hardware description la

Verilog 硬件描述语言 LED

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VHDL硬件描述语言作业资源说明

VHDL硬件描述语言作业-VHDL hardware description language operations

VHDL 硬件描述 数字电路

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带加载和清零功能的寄存器

带load、clr等功能的寄存器-belt load, the function clr Register

寄存器 加载 清零

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VHDL双向总线实现

一个双向总线的vhdl实现-a two-way bus VHDL achieve

VHDL 双向总线 数字电路

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VHDL寄存器与计数器设计资源说明

vhdl寄存/计数器设计-VHDL Storage/counter design

VHDL 寄存器 计数器

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全加器VHDL程序实现与仿真资源说明

全加器的VHDL程序实现及仿真-full adder VHDL simulation program and

VHDL 全加器 数字电路

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FPGA流水线设计与VHDL实现资源说明

关于FPGA流水线设计的论文 This work investigates the use of very deep pipelines for implementing

FPGA 流水线 VHDL

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