AHB 资源专区

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AHB总线系统Verilog设计与仿真

资源描述详细的阅读了AHB协议规范，采用Verilog硬件描述语言，按照协议要求设计主机与从机。时序仿真通过。在压缩包里附有该设计的验证程序。

AHB Verilog 总线设计

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SystemC AHB APB 桥设计

我们曾尝试设计一个基本的 AMBA AHB APB 大桥，全代码此项目包含只适合于单个主机和多个奴隶。这座桥支持在控制和奴隶与主服务器之间的信息传递。这座桥的功能被比较 wrt t

SystemC AMBA AHB

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AHB 从机内存模型

它支持ahb接口它是一个内存模型，当传输完成时给出正常响应，当发现地址超出范围时给出错误响应

AHB 从机 内存模型

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AHB总线仲裁器通用代码

仲裁者 AHB 泛型代码。与任何 AHB 设计的工作。 它将支持两个拆分和重试交易以及。 它将支持达 9 大师，它可以通过改变参数值在测试工作台中的改变了。 它叉骨界面 also.

AHB 仲裁器 Wishbone

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AHB SDRAM 接口与 ARM CPU 控制器

ahb sdram interface.arm cpu series,include controller

AHB SDRAM ARM

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基于AHB总线的SDRAM控制器Verilog代码

该代码为基于AHB总线的SDRAM Verilog代码，对于进一步理解AHB协议有很大帮助，非常适合AMBA的初学者

AHB SDRAM Verilog

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AHB2APB总线桥Verilog实现

在AMBA bus 总线中，AHB是高速的总线接口，APB则是低速的总线接口，有些低速的外设不需要接入高速的外设时，便通过桥接的方式接入APB总线中。

AMBA AHB APB

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AHB 从属 SRAM 模块设计

This design is an implement method of RAM wrapper, which can be used to connect perip

AHB SRAM 总线协议

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OpenCore AHB Wishbone 总线 Verilog 代码

opencore ahb to wishbone bus verilog code

AHB Wishbone 总线桥接

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